- TSMC COUPE es un motor fotónico compacto integrado con SoIC-X que combina un EIC de 6 nm y un PIC de 65 nm, pensado para interconexiones ópticas de muy alta velocidad y bajo consumo.
- La hoja de ruta de TSMC sitúa a COUPE primero en módulos enchufables en 2025 y después como óptica coempaquetada (CPO) en CoWoS en 2026, clave para centros de datos e infraestructuras de IA.
- TSMC refuerza COUPE con nodos avanzados como A16, N2/N2P y N4C, además de tecnologías de empaquetado 3D como CoWoS, SoIC y System-on-Wafer, configurando un ecosistema completo para IA y HPC.
- La colaboración con Siemens en herramientas EDA, verificación 3D, análisis térmico y metodologías de diseño posiciona a TSMC por delante de Intel en fotónica de silicio y aplicaciones prácticas de Co-Packaged Optics.
La carrera por liderar la inteligencia artificial ya no se juega solo en los nodos de fabricación más pequeños, sino también en cómo se conectan los chips entre sí. En este contexto aparece TSMC COUPE, una pieza clave dentro de la nueva generación de soluciones fotónicas y de empaquetado avanzado que están redefiniendo los centros de datos y la computación de alto rendimiento. Aunque suene a algo muy de laboratorio, lo que está haciendo TSMC con COUPE y su ecosistema de tecnologías va a marcar qué empresas dominan la próxima década de la IA.
Para entender qué es TSMC COUPE y por qué es tan importante, hay que mirar alrededor: nuevos nodos como A16 y N2P, empaquetado 3D con SoIC y CoWoS, la apuesta por System-on-Wafer, la carrera por la fotónica de silicio y el papel de gigantes como Intel, Samsung, NVIDIA, AMD o Siemens. Todo está conectado, nunca mejor dicho, y COUPE se coloca justo en el centro de este rompecabezas tecnológico.
Qué es TSMC COUPE y por qué todo el mundo habla de ello
TSMC COUPE es el acrónimo de TSMC Compact Universal Photonic Engine, un motor fotónico compacto pensado para llevar la fotónica de silicio al corazón de los sistemas de alto rendimiento. En lugar de usar solo conexiones eléctricas tradicionales, COUPE integra elementos ópticos para permitir enlaces de altísima velocidad y bajo consumo entre chips, algo crucial para GPUs de IA, switches de red y futuros sistemas de centros de datos hiperescala.
Este motor fotónico se basa en un diseño de tres capas altamente integrado que combina en un mismo conjunto un circuito integrado eléctrico (EIC) avanzado y un circuito integrado fotónico (PIC), junto a elementos ópticos complementarios. TSMC ha revelado que COUPE incorpora alrededor de 220 millones de transistores y cerca de mil componentes ópticos, combinando un EIC en proceso de 6 nm con un PIC fabricado en 65 nm, lo que permite aunar la densidad y eficiencia de nodos modernos con la madurez y estabilidad de tecnologías fotónicas más consolidadas.
La clave está en que COUPE se concibe como un “motor universal”: TSMC no quiere limitarlo a un único producto o cliente, sino ofrecerlo como tecnología habilitadora que sus socios puedan integrar en soluciones muy diversas, desde módulos ópticos enchufables de pequeño factor de forma hasta óptica coempaquetada directamente en el substrato del chip.
Integración 3D: COUPE y la tecnología SoIC-X de TSMC
Para conseguir ese nivel de integración, TSMC se apoya en su plataforma de empaquetado 3D, en concreto en la variante SoIC-X (System on Integrated Chips eXtended). Con esta tecnología, COUPE apila físicamente un dado eléctrico encima de un dado fotónico, creando una pila de chips con la menor distancia posible entre las señales eléctricas y los elementos ópticos.
El apilado SoIC-X ofrece una impedancia mínima en la interfaz dado a dado, lo que reduce pérdidas, mejora la eficiencia energética y permite un ancho de banda brutal frente a soluciones de empaquetado más tradicionales. Al estar el chip eléctrico directamente sobre el fotónico, las rutas de señal son extremadamente cortas, lo que se traduce en menos calor, menos latencia y mejor integridad de señal.
TSMC combina así sus capacidades de 3DFabric (el paraguas que engloba CoWoS, SoIC y otras soluciones 3D) con la fotónica de silicio para construir una especie de “bloque Lego” listo para ser incrustado en diseños de próxima generación. COUPE, apoyado en SoIC-X, se convierte así en un módulo listo para integrarse en arquitecturas complejas sin que el cliente tenga que reinventar toda la pila tecnológica.
Además, esta integración 3D se alinea con la tendencia general de la industria: en vez de crear un único megachip monolítico, se tiende a combinar múltiples dados especializados (cómputo, memoria, fotónica, lógica auxiliar) mediante apilado y empaquetado avanzado, maximizando rendimiento y reduciendo costes de fabricación.
TSMC combina así sus capacidades de 3DFabric (el paraguas que engloba CoWoS, SoIC y otras soluciones 3D) con la fotónica de silicio para construir una especie de “bloque Lego” listo para ser incrustado en diseños de próxima generación. COUPE, apoyado en SoIC-X, se convierte así en un módulo listo para integrarse en arquitecturas complejas sin que el cliente tenga que reinventar toda la pila tecnológica.
Además, esta integración 3D se alinea con la tendencia general de la industria: en vez de crear un único megachip monolítico, se tiende a combinar múltiples dados especializados (cómputo, memoria, fotónica, lógica auxiliar) mediante apilado y empaquetado avanzado, maximizando rendimiento y reduciendo costes de fabricación.
De módulos enchufables a óptica coempaquetada (CPO)
Una de las grandes apuestas de TSMC es llevar COUPE desde los módulos clásicos hasta la óptica coempaquetada (Co-Packaged Optics, CPO). El plan de la compañía está bastante claro y ya tiene fechas en el calendario, lo que da una buena idea del nivel de madurez del proyecto.
TSMC ha anunciado que quiere cualificar COUPE para módulos enchufables de pequeño factor de forma en 2025. Es decir, primero veremos esta tecnología en productos que se conectan como módulos ópticos más o menos convencionales, aunque con mayores prestaciones. Esta fase inicial permite a la industria ir probando el motor fotónico en entornos reales sin tener que rediseñar por completo el empaquetado de sus chips.
El siguiente paso es todavía más ambicioso: integrar COUPE dentro de su empaquetado CoWoS como CPO en 2026. CoWoS (Chip on Wafer on Substrate) ya es una de las tecnologías estrella de TSMC para chips de IA, porque permite colocar varios dies de lógica y pilas de memoria HBM uno junto a otro sobre un intercalador común. Al añadir COUPE a este paquete, la idea es llevar las conexiones ópticas directamente al mismo empaquetado donde están los chips de cómputo y la memoria, reduciendo al mínimo las pérdidas y latencias asociadas a trayectos más largos.
Con esta aproximación, las conexiones ópticas dejan de ser un accesorio externo y pasan a ser parte integral del sistema, algo fundamental para switches de 1,6T y más allá, así como para futuras generaciones de GPUs de IA y aceleradores especializados. Jugadores como NVIDIA y otros proveedores de chips de red de gama alta son claros beneficiarios de esta integración CPO, que les permitirá diseñar con la vista puesta en la próxima oleada de redes internas de centros de datos.
TSMC, Siemens y el ecosistema de diseño para COUPE
Para que COUPE no se quede en una demo de laboratorio, TSMC ha trabajado estrechamente con Siemens en la creación de flujos de diseño, verificación y análisis térmico específicos para esta tecnología fotónica. No basta con un buen motor fotónico: los clientes necesitan herramientas EDA que les permitan integrarlo, verificarlo y optimizarlo sin volverse locos.
Una de las piezas clave es la certificación del software Calibre 3DSTACK Advanced y Calibre 3DThermal de Siemens para las soluciones 3DFabric de TSMC, incluyendo los diseños que utilizan COUPE. Calibre 3DSTACK se emplea para la verificación física de ensamblajes 3D complejos, comprobando que la geometría, las conexiones y las reglas de diseño se cumplen en todas las capas y dados apilados.
Por su parte, Calibre 3DThermal combina el análisis detallado a nivel de chip con las capacidades de simulación térmica del software Simcenter Flotherm, permitiendo estudiar cómo se disipa el calor en estos paquetes 3D y cómo afectan las temperaturas a la fiabilidad del sistema. Esto es especialmente importante en módulos que combinan componentes eléctricos de alta densidad con estructuras fotónicas sensibles.
Además de Calibre, Siemens ha habilitado otras herramientas para el diseño con COUPE: Innovator3D IC, L-Edit, Solido Simulation Suite, Calibre xACT y Calibre Interactive se utilizan para implementar y verificar los distintos aspectos del motor fotónico y su integración en el sistema. Innovator3D IC, en concreto, está preparado para manejar el formato 3Dblox en múltiples niveles de abstracción, y Siemens trabaja con TSMC para cumplir futuros requisitos avanzados a medida que 3Dblox se consolide como estándar IEEE.
TSMC y Siemens también están desarrollando una metodología específica que permita a los clientes aprovechar de forma práctica la tecnología COUPE en sus diseños, desde el nivel esquemático hasta la verificación final. Esto incluye el uso de herramientas como Tanner para diseño de CI fotónicos, Xpedition Substrate Integrator para ensamblaje de sistemas y Calibre 3DStack para comprobar todo el conjunto integrado.
La fotónica de silicio: TSMC toma la delantera frente a Intel
La apuesta de TSMC por COUPE se enmarca en un contexto más amplio: la batalla por el liderazgo en fotónica de silicio. Durante años, Intel fue la referencia indiscutible en este campo, tanto a nivel de investigación como de patentes, pero la tendencia ha cambiado de forma notable y TSMC, junto con Samsung, se está colocando por delante en aspectos cruciales.
En los últimos años, diversos informes han señalado que TSMC ha superado a Intel en solicitudes de patentes relacionadas con la llamada “fusión fotónica”, una tecnología pensada para reducir el consumo energético de los empaquetados dirigidos a GPUs de IA y aplicaciones de alto rendimiento. Mientras Intel acumulaba, entre 2015 y 2022, más de 2.500 patentes anuales en Estados Unidos (llegando a superar las 3.000 algunos años), en 2023 esa cifra cayó hasta unas 2.263, justo cuando TSMC y Samsung empezaban a acelerar.
En un periodo reciente, TSMC pasó de un empate técnico a prácticamente duplicar a Intel en solicitudes de patentes específicas de fotónica de silicio, con unas 50 solicitudes frente a 26, lo que evidencia un cambio de ritmo importante. Este giro ha encendido las alarmas alrededor de Intel Foundry Services (IFS), ya que la compañía parece perder tracción justo cuando se juega el futuro en empaquetado avanzado, óptica coempaquetada y soluciones para IA.
Mientras tanto, Samsung se cuela como rival directo en este terreno, y NVIDIA y AMD también se suman a la carrera para no quedarse atrás en la nueva generación de chips ópticos para IA. El tablero se está reconfigurando: TSMC se posiciona como la fundición que no solo fabrica, sino que también lidera en tecnologías fotónicas aplicadas.
La paradoja es que Intel sigue teniendo una fuerte capacidad de I+D, pero TSMC la ha adelantado en aplicaciones prácticas, llevando al mercado soluciones concretas como COUPE y su integración con CoWoS y SoIC, mientras Intel se ve lastrada por reorganizaciones internas, retrasos en nodos como Intel 18A y cancelaciones de fábricas en Europa.
Substratos de vidrio, licencias y el difícil momento de Intel
El retroceso de Intel no se limita a la fotónica de silicio. En el terreno de los substratos de vidrio, otra tecnología clave para chips de muy alto rendimiento y gran tamaño, la empresa también ha cambiado de estrategia. Tras más de diez años investigando soluciones propias, Intel ha pasado de apostar por fabricar sus propios sustratos a un modelo basado en licencias.
Fuentes de la industria apuntan a que Intel está negociando acuerdos con proveedores de Japón, Corea y al menos un fabricante nacional para licenciar su tecnología de substratos de vidrio a cambio de regalías. En la práctica, esto significa que podría dejar de ser productor directo en este ámbito y convertirse, en parte, en cliente de empresas como Samsung Electro-Mechanics o Absolix.
Los substratos de vidrio son importantes por su estabilidad, planitud y capacidad para integrar microcircuitos, algo fundamental en empaquetados de alta densidad. Grandes tecnológicas como AMD, Broadcom o Amazon ya están apostando por estas soluciones, y el movimiento de Intel evidencia la presión a la que está sometida: entre recortes de plantilla, ventas de activos y necesidad de sanear cuentas, la compañía se ve obligada a monetizar su cartera de patentes.
En este contexto, no basta con inyectar dinero o hacer recortes; hace falta innovación aplicada y productos competitivos. El riesgo para Intel es acabar por detrás de TSMC no solo en fotónica de silicio, sino también en Co-Packaged Optics, justo cuando el mercado de IA y HPC exige las soluciones más avanzadas.
Mientras Intel intenta recomponerse, TSMC avanza con objetivos claros: apunta a alcanzar interconexiones ópticas de 1,6T hacia finales de 2025 y prepara COUPE pensando directamente en los futuros conmutadores ópticos de jugadores como NVIDIA, que necesitan enlaces cada vez más rápidos y eficientes.
Nuevos nodos de proceso: A16, N2 y N4C como base del ecosistema
Todo este despliegue de fotónica y empaquetado se apoya en una base clave: los nodos de fabricación de silicio de TSMC. En el Simposio de Tecnología de Norteamérica 2024, la compañía presentó su hoja de ruta en procesos avanzados, centrada en A16, N2/N2P y la nueva extensión N4C.
La joya de la corona es TSMC A16, un nodo de proceso previsto para producción en 2026 que utiliza transistores de nanohojas (nanosheets) y una innovadora solución de raíles de alimentación en la parte trasera (backside power). Esta combinación permite una densidad lógica muy superior y un rendimiento notable frente a nodos anteriores, algo especialmente interesante para aplicaciones de alto rendimiento computacional y centros de datos.
Según TSMC, A16 ofrecerá un aumento de velocidad de aproximadamente un 8‑10% y una reducción del consumo energético de entre un 15‑20% respecto a procesos previos comparables, junto con una mejora en la densidad de chips de hasta 1,10X para productos orientados a datacenters. En otras palabras, más potencia de cálculo por vatio y por milímetro cuadrado, justo lo que pide la IA generativa actual.
En paralelo, TSMC también ha detallado la tecnología N2 y su evolución N2P, que incorporan la innovadora plataforma NanoFlex. Con NanoFlex, los diseñadores pueden elegir entre celdas estándar “cortas”, optimizadas para área y eficiencia energética, y celdas “altas” que maximizan el rendimiento. Lo mejor es que pueden mezclar ambos tipos de celdas dentro del mismo bloque de diseño, ajustando al milímetro el equilibrio entre potencia, rendimiento y área para cada aplicación.
Para acercar los procesos avanzados a una gama más amplia de productos, TSMC ha anunciado N4C como extensión de N4P. N4C promete una reducción de coste de matriz de hasta el 8,5% con un esfuerzo de adopción bajo, y mantiene compatibilidad total con las reglas de diseño y la IP base de N4P. La producción en volumen se espera para 2025, ofreciendo así una ruta de migración económica para productos de valor que quieran dar el salto a un nodo más avanzado sin rediseñar todo desde cero.
Empaquetado avanzado: CoWoS, SoIC y System-on-Wafer
Más allá de los nodos, TSMC está impulsando un conjunto de tecnologías de empaquetado avanzado que son imprescindibles para la IA moderna. Entre ellas destacan CoWoS, SoIC y la propuesta System-on-Wafer (SoW), todas agrupadas bajo el paraguas 3DFabric.
El empaquetado CoWoS (Chip on Wafer on Substrate) se ha convertido en uno de los pilares de la revolución de la IA. Gracias a CoWoS, TSMC permite a sus clientes colocar más núcleos de procesador y pilas de memoria HBM (High Bandwidth Memory) uno al lado del otro en un mismo intercalador, creando “súper paquetes” de cómputo y memoria con anchos de banda gigantescos.
Al mismo tiempo, SoIC (System on Integrated Chips) se ha consolidado como la solución líder para el apilamiento 3D de chips. Muchos clientes están empezando a combinar CoWoS y SoIC en un mismo sistema en paquete (SiP), integrando dados apilados verticalmente y colocados lateralmente para obtener lo mejor de ambos mundos.
Sobre esta base, TSMC ha presentado System-on-Wafer (SoW), una tecnología que da un salto más: en vez de agrupar dados solo en un sustrato, se integra un gran conjunto de troqueles directamente en una oblea de 300 mm, proporcionando una potencia de cálculo revolucionaria ocupando mucho menos espacio en el centro de datos y mejorando el rendimiento por vatio en órdenes de magnitud.
En este ecosistema de empaquetado, COUPE encaja de forma natural: el motor fotónico puede integrarse tanto en módulos enchufables como dentro de paquetes CoWoS con óptica coempaquetada, y aprovechar SoIC-X para apilado dado sobre dado. El resultado es un sistema donde cómputo, memoria y comunicaciones ópticas conviven en un mismo “bloque” de silicio y fotónica, reduciendo drásticamente los cuellos de botella.
Colaboración TSMC-Siemens: certificaciones, IA y herramientas EDA
Para que los clientes puedan sacar partido de todas estas tecnologías, TSMC ha reforzado su alianza con Siemens dentro de la Open Innovation Platform (OIP). Esta colaboración abarca desde la verificación física hasta la simulación de variaciones y fiabilidad, pasando por la automatización física de diseño (place & route) y análisis térmico en 3D.
En el ámbito de la IA aplicada al diseño, TSMC y Siemens han llevado a cabo una colaboración centrada en evaluar mejoras de productividad en la comprobación de reglas de diseño (DRC) empleando el software Calibre Vision AI. Este sistema, impulsado por inteligencia artificial, ayuda a analizar y priorizar las violaciones de DRC, acelerando la depuración y reduciendo tiempos de cierre de diseño. Los resultados de esta colaboración han sido validados de forma conjunta por ambas compañías.
El paquete Calibre nmPlatform de Siemens está certificado para procesos avanzados de TSMC, incluyendo N3C, N2P y A16. Herramientas como Calibre nmDRC, nmLVS, PERC y xACT permiten a los clientes seguir accediendo a verificaciones de referencia industrial en nodos punteros. Además, la certificación N2 incluye la nueva funcionalidad LSVRF (Local Standard Verification Rule Format), que facilita la comprobación independiente de reglas dentro de regiones específicas de un procesador para afinar aún más la precisión.
En cuanto a simulación, Siemens y TSMC han cualificado Solido Simulation Suite para precisión SPICE en procesos N3C, N2P y A16, permitiendo diseños analógicos, RF, de memoria y de señal mixta sobre estos nodos. El flujo de referencia de diseño personalizado (CDRF) de TSMC para A16 y N2 también integra Solido Design Environment y tecnologías de simulación conscientes de la fiabilidad y el envejecimiento, incluyendo efectos de autocalentamiento y comprobaciones de área de funcionamiento seguro (SOA).
En el terreno del place-and-route, TSMC está colaborando con Siemens para certificar el software Aprisa en procesos como N2P, N3E y N3P. El flujo de implementación de Aprisa ha sido validado para cumplir los requisitos de colocación, enrutado, acabado de chip y ECO (órdenes de cambio de ingeniería), con un enfoque claro en optimizar rendimiento, potencia y área (PPA) en diseños de próxima generación.
TSMC-COUPE, 3D-IC y diseño térmico avanzado
Uno de los hitos más relevantes de la relación TSMC-Siemens es la habilitación completa del flujo de diseño para la tecnología TSMC-COUPE en el contexto de circuitos integrados 3D. Como parte de esta colaboración, el software Calibre 3DSTACK Advanced está certificado para verificación física específica de soluciones 3DFabric, mientras que Calibre 3DThermal se ha validado para el análisis térmico estático de diseños basados en estas tecnologías.
Calibre 3DThermal permite a los ingenieros obtener visibilidad de los efectos térmicos a lo largo de todo el flujo de diseño y el ecosistema, crucial cuando se apilan dados y se integran motores fotónicos como COUPE. Al unir las capacidades de Calibre con Simcenter Flotherm, Siemens ofrece una plataforma muy sólida para estudiar cómo el calor impacta en la fiabilidad y el rendimiento de estas soluciones 3D complejas.
Para COUPE en concreto, Siemens y TSMC han habilitado herramientas como Innovator3D IC, L-Edit, Solido Simulation Suite y Calibre xACT dentro de flujos que permiten diseñar, implementar y verificar tanto el motor fotónico como su integración con el resto del sistema. Innovator3D IC, capaz de manejar el formato 3Dblox, se está preparando para cumplir futuros requisitos a medida que 3Dblox se convierta en un estándar IEEE, lo que facilitará intercambios de datos entre herramientas y proveedores.
Además, Siemens se ha unido oficialmente a la TSMC Design Center Alliance (DCA), ofreciendo una cartera de servicios que va desde la ayuda en place-and-route hasta verificación funcional, emulación, diseño de memorias personalizadas y empaquetado de circuitos. Estos servicios están destinados tanto a startups como a grandes empresas de la lista Fortune 500, abarcando aplicaciones de IA, HPC y otros mercados de rápido crecimiento.
Como parte de la iniciativa Secure Chamber en la nube de TSMC, Siemens y TSMC han demostrado la ejecución de conjuntos de herramientas como Calibre, mPower y AFS en AWS, validando que se puede mantener precisión y seguridad en entornos cloud al tiempo que se optimiza rendimiento y tiempos de turnaround, algo cada vez más importante para grandes proyectos de IA.
Impacto en centros de datos, IA y automoción
Todos estos avances no son solo fuegos artificiales tecnológicos: están pensados para resolver problemas muy concretos en centros de datos, cargas de trabajo de IA y nuevos vehículos inteligentes. La combinación de A16, N2P, CoWoS, SoIC, SoW y COUPE sienta las bases de una nueva generación de infraestructuras.
En los centros de datos hiperescala, System-on-Wafer ofrece un salto enorme en densidad de cómputo, mientras que CoWoS y SoIC permiten empaquetar más núcleos y HBM en configuraciones extremadamente compactas. Con COUPE y la óptica coempaquetada, las interconexiones internas alcanzan velocidades como 1,6T y más, al tiempo que se reduce el consumo por bit transmitido, un punto crítico cuando se habla de miles de GPUs conectadas.
En el terreno de la automoción, TSMC está llevando su experiencia en empaquetado avanzado a soluciones pensadas para ADAS, control de vehículos y ordenadores centrales. Tras introducir el proceso N3AE “Auto Early” en 2023, la compañía está desarrollando variantes de InFO-oS y CoWoS-R específicamente orientadas al sector del automóvil, con el objetivo de lograr la cualificación AEC-Q100 Grado 2 hacia el cuarto trimestre de 2025.
Estos paquetes avanzados permiten integrar más potencia de cálculo en el vehículo sin sacrificar fiabilidad ni cumplir las exigentes normas de calidad del sector. Aunque COUPE está más orientado a centros de datos y redes de muy alta velocidad, la misma base tecnológica de fotónica de silicio y empaquetado 3D podría acabar permeando a soluciones de automoción a medida que evolucione la infraestructura de comunicación vehículo‑nube.
Por su parte, proveedores de test y validación como Keysight están organizando eventos como el Keysight AI (KAI) Day para abordar validación extremo a extremo en compute, interconexión, red y potencia, con foco en tecnologías como PCIe 7.0, DDR6, 224G/448G, CPO/LPO y fotónica de silicio. Esto muestra que todo el ecosistema, desde la fundición hasta las herramientas de test, se está alineando alrededor de estas nuevas arquitecturas.
Con todo este panorama, se entiende mucho mejor por qué TSMC COUPE se ha convertido en un punto de referencia cuando se habla de la próxima generación de chips para IA, redes y computación de alto rendimiento. Es el pegamento óptico que puede unir la enorme capacidad de cómputo de los nuevos nodos con la necesidad de mover datos a velocidades cada vez más salvajes, manteniendo el consumo a raya y aprovechando a fondo el empaquetado 3D y la integración fotónica.
