- El FOPLP sustituye las obleas circulares por paneles rectangulares para maximizar el área útil y reducir drásticamente los costes de fabricación.
- Permite una integración heterogénea de múltiples chips (chiplets) mediante capas de redistribución (RDL) de alta densidad.
- Es la solución ideal para dispositivos de gran volumen como smartphones, electrónica automotive e IoT debido a su escalabilidad económica.
Cuando hablamos de la vanguardia en microelectrónica, el Fan-out Panel-Level Packaging (FOPLP) se presenta como una auténtica joya técnica. Básicamente, es un método de empaquetado avanzado que decide pasar de las tradicionales obleas circulares de silicio a paneles rectangulares mucho más grandes. Esta jugada no es casualidad, sino que busca optimizar el espacio al máximo para que el coste por cada chip individual baje considerablemente, permitiendo que la tecnología llegue a más dispositivos sin disparar el precio.
Lo que hace que este sistema sea tan especial es que mantiene todas las ventajas del diseño «fan-out», donde los contactos del chip se extienden hacia fuera para lograr una mayor densidad de interconexiones. De esta forma, se mejora tanto la gestión térmica como el rendimiento eléctrico, facilitando que chips de distintos tipos convivan en un mismo paquete. Es, en esencia, el puente perfecto entre el sofisticado FOWLP y las soluciones de empaquetado más tradicionales, apuntando directamente a mercados masivos como los procesadores móviles y la electrónica de consumo.
¿En qué consiste exactamente el proceso de FOPLP?
Para entender cómo se monta todo este tinglado, hay que mirar su flujo de trabajo. Todo empieza con la preparación de un soporte rectangular temporal, que suele ser de metal o vidrio. Sobre este soporte, se colocan los chips (die) que ya han pasado las pruebas de calidad, usando máquinas de alta precisión. Aquí entra en juego el moldeado con compuestos epoxi, que encapsula los chips y el soporte, creando una estructura sólida y compacta.
Una vez que tenemos este bloque, se retira el soporte temporal para dejar expuesta la cara del chip. Ahora viene lo más complejo: la creación de la Capa de Redistribución (RDL). Mediante procesos de fotolitografía y galvanoplastia, se dibujan rutas de cobre finísimas que llevan las señales desde el chip hacia los terminales externos. Finalmente, se colocan las bolas de soldadura y se corta el panel en piezas individuales, dejando cada chip listo para ser montado en una placa.
Diferencias clave: FOPLP frente a FOWLP y otras tecnologías
Si comparamos el FOPLP con el FOWLP (Wafer-Level), la diferencia más obvia es el formato. Mientras que el FOWLP usa obleas de 300 mm, el FOPLP utiliza paneles que pueden llegar a los 600 x 600 mm. Esto supone que el aprovechamiento del material sube hasta el 90%, comparado con el 60-65% de las obleas redondas. En resumen, el FOPLP es la opción ganadora cuando se busca el mínimo coste posible a gran escala.
Existen otras tecnologías como EMIB o CoWoS, pero estas están diseñadas para el máximo rendimiento, como en los aceleradores de IA de gama altísima. Mientras que CoWoS es la bestia de la potencia y la integración masiva, el FOPLP prioriza la rentabilidad sin sacrificar un rendimiento aceptable. Por eso, es la tecnología elegida para los SoC de gama media, sensores automotrices y dispositivos IoT.
Los retos técnicos y las barreras de fabricación
No todo es coser y cantar; pasar de un círculo a un cuadrado gigante trae problemas. El principal dolor de cabeza es el control de la deformación (warpage). Como los materiales tienen coeficientes de expansión térmica distintos, el panel puede curvarse al calentarse y enfriarse, lo que provoca que las capas de interconexión no encajen perfectamente. Para combatir esto, los ingenieros usan simulaciones multifísica y herramientas de compensación de deformación.
Otro punto crítico es el desplazamiento del chip (die shift) durante el moldeado. Si un chip se mueve aunque sea unos pocos micrómetros, la conexión de la RDL fallará. Para solucionar esto, se están desarrollando adhesivos temporales mucho más estables. Además, lograr que la uniformidad de la galvanoplastia sea la misma en todo un panel de 600 mm es un reto monumental que requiere maquinaria especializada y muy costosa.
Impacto en el mercado y aplicaciones reales
El mercado de esta tecnología está creciendo a pasos agigantados, impulsado sobre todo por la proliferación de la IA en el borde (edge AI) y el despliegue del 5G. Los smartphones modernos necesitan que el procesador, la memoria y la gestión de energía ocupen el menor espacio posible, y el FOPLP permite crear paquetes con espesores inferiores a los 0.4 mm. Gigantes como TSMC, Samsung y ASE ya están invirtiendo miles de millones en expandir sus capacidades de panel.
En el sector del automóvil, el FOPLP es fundamental para los sistemas ADAS y la electrificación de los vehículos. Los coches modernos llevan miles de semiconductores que deben soportar temperaturas extremas y vibraciones fuertes. Gracias a que el FOPLP puede integrar múltiples chips heterogéneos en un solo cuerpo robusto, es la opción ideal para radares, LIDARs y controladores de batería que deben cumplir estrictas normas de seguridad.
La evolución hacia los Chiplets y la integración 3D
El futuro apunta hacia el diseño basado en chiplets, donde en lugar de hacer un chip gigante y caro, se unen varios trozos especializados. El FOPLP actúa como la plataforma de integración perfecta para estas arquitecturas, permitiendo conexiones de baja latencia y alta velocidad. Además, la combinación de la tecnología RDL con los vías a través de silicio (TSV) permite el apilamiento vertical de memorias HBM, elevando el ancho de banda a niveles brutales.
A medida que las reglas de diseño se estandaricen y aparezcan los llamados ADK (Assembly Design Kits), el proceso de creación de estos paquetes será más automatizado y menos propenso a errores. La meta final es que el punto de equilibrio entre riesgo y coste favorezca totalmente al panel, haciendo que la fabricación de chips sea más eficiente, sostenible y, sobre todo, mucho más barata de producir en masa.
Este avance tecnológico representa un cambio de paradigma donde la optimización del área de soporte y la capacidad de mezclar componentes de distintas fundiciones en un solo panel están permitiendo una miniaturización sin precedentes. Al reducir los costes operativos entre un 20% y un 30% y mejorar la densidad de interconexiones, el empaquetado a nivel de panel se consolida como el pilar fundamental para la próxima generación de dispositivos inteligentes, desde implants médicos hasta superordenadores de IA.