- Samsung investiga una arquitectura de NAND 3D basada en transistores FeFET con hafnia ferroeléctrica para operar con voltaje de paso casi nulo.
- Las simulaciones indican ahorros energéticos de hasta un 96 % en dispositivos de más de 1.000 capas, manteniendo soporte para QLC y hasta 5 bits por celda.
- La tecnología aún afronta retos de resistencia, retención y escalado, pero podría revolucionar SSD, móviles y centros de datos si llega a producción.
- En paralelo, Samsung reorienta parte de su producción de NAND hacia DRAM para IA, lo que refuerza el valor estratégico de memorias más eficientes.
La llegada de la memoria NAND basada en transistores FeFET que está investigando Samsung apunta a cambiar radicalmente cómo se diseñan los SSD y los chips de almacenamiento. No se trata de un producto listo para comprar mañana, sino de un trabajo de laboratorio muy serio, publicado en Nature, que plantea un futuro donde los discos consumen hasta un 96 % menos de energía para leer y escribir datos.
Detrás de este avance hay un objetivo muy claro: reducir uno de los mayores “tragones” de energía de las memorias NAND actuales, el famoso voltaje de paso o Vpass. A medida que los fabricantes empujan la densidad con SSD de cientos y pronto más de mil capas, esta sobrecarga energética se dispara, afectando tanto al consumo eléctrico de los centros de datos como a la autonomía de móviles, portátiles y todo tipo de dispositivos que usan memoria de bajo consumo.
Qué está investigando exactamente Samsung con FeFET NAND
El equipo del Samsung Advanced Institute of Technology (SAIT) ha presentado una arquitectura experimental de memoria flash NAND basada en transistores de efecto de campo ferroeléctricos, conocidos como FeFET. En lugar de depender del almacenamiento de carga eléctrica en una puerta flotante o en una trampa de carga, estos dispositivos utilizan un material ferroeléctrico cuya polarización se puede invertir para representar los estados lógicos.
En el trabajo titulado “Ferroelectric transistor for low-power NAND flash memory”, publicado en la revista Nature, los investigadores describen una celda NAND que combina una capa ferroeléctrica de hafnia (hafnio, dopado con circonio u otras variantes HfO2-basadas) con un canal semiconductor de óxido. Esta mezcla permite desplazar el voltaje umbral del transistor por debajo de cero, habilitando una operación con voltaje de paso casi nulo.
La propuesta abarca tanto estructuras planas como una demostración de cadena vertical de cuatro capas que imita la geometría de la 3D NAND actual. En esa demostración, las puertas centrales tienen una longitud de unos 25 nm, en línea con lo que se maneja en las generaciones comerciales de memoria 3D NAND modernos.
Los investigadores no se limitan a enseñar prototipos: también definen una métrica de energía específica para NAND, que integra las contribuciones esenciales al consumo, sobre todo la carga de las líneas de palabra (wordlines) y el trabajo de las bombas de carga internas encargadas de generar los voltajes elevados necesarios para lectura, programación y borrado.
Sobre esa base, el estudio calcula cómo se comportaría un stack completo de cientos de capas utilizando FeFET en lugar de las celdas de trampa de carga convencionales, lo que permite comparar de forma directa el ahorro energético teórico entre ambas tecnologías.
El problema del Vpass en la NAND 3D actual
En las memorias NAND tradicionales, cada vez que se lee o programa una celda de memoria en una cadena vertical, todas las puertas de palabra de esa cadena que no se están usando directamente deben recibir un voltaje de paso (Vpass) relativamente alto. Este voltaje garantiza que las celdas vecinas permanezcan en conducción y no bloqueen la operación, evitando errores de lectura o perturbaciones indeseadas.
Con la transición a arquitecturas 3D NAND de más de 200 capas y la carrera hacia dispositivos con 300, 500 e incluso más de 1.000 capas, el número de puertas que hay que polarizar simultáneamente se dispara. El resultado es que el Vpass se convierte en una parte muy importante del consumo total de la memoria, sobre todo durante las operaciones de lectura masiva y programación intensiva.
Todo esto exige bombas de carga capaces de generar altos niveles de tensión, con diseños cada vez más complejos y costosos a nivel de área de silicio y fiabilidad. Estudios previos, como los que modelan el consumo de NAND (por ejemplo, con herramientas tipo FlashPower), ya señalaban que la energía asociada a Vpass iba creciendo de forma alarmante con cada nueva generación de capas.
Además, esa tensión de paso no solo gasta energía: también contribuye a degradar la fiabilidad de las celdas. El estrés eléctrico repetido puede acelerar mecanismos de desgaste en los óxidos de puerta, aumentar la variabilidad y agravar fenómenos como los read disturb, un problema bien estudiado en NAND multinivel donde las lecturas repetidas terminan alterando el estado de las celdas adyacentes.
Organismos como el Semiconductor Research Corporation y la International Roadmap for Devices and Systems (IRDS) ya veían alertando en sus hojas de ruta que la escalada de consumo y complejidad en NAND 3D sería un cuello de botella para la computación a gran escala, especialmente en centros de datos, cloud y aplicaciones dominadas por inteligencia artificial.
Cómo los FeFET reducen el consumo hasta un 96 %
La clave del enfoque de Samsung está en que los FeFET pueden operar con un Vpass prácticamente nulo. Gracias a la capa ferroeléctrica de hafnia dopada (por ejemplo con circonio, Hf0.5Zr0.5O2 en muchos trabajos académicos), el transistor puede exhibir una ventana de memoria muy amplia, con el voltaje umbral máximo situado por debajo de 0 V. Esto permite que el dispositivo conmute entre múltiples niveles sin necesidad de aplicar grandes voltajes de paso a las celdas no seleccionadas.
En la práctica, esto quiere decir que es posible sostener operaciones multinivel como QLC (4 bits por celda) o incluso 5 bits por celda (PLC) con una estabilidad comparable o superior a la NAND de trampa de carga, pero ahorrando una cantidad brutal de energía al reducir casi a cero el coste del Vpass. El ahorro proviene tanto de la menor tensión requerida como de la relajación en el diseño de las bombas de carga internas.
Las simulaciones presentadas en el estudio estiman que un dispositivo con 286 capas basadas en FeFET podría recortar la energía combinada de lectura y programación en torno a un 94 % respecto a una pila convencional con la misma altura. Y cuando se proyecta a una arquitectura hipotética con 1.024 capas, el recorte superaría el 96 %, precisamente porque el componente de Vpass se dispara en ese rango en las tecnologías clásicas.
Los autores introducen una métrica energética ajustada al contexto de NAND que suma el trabajo necesario para cargar las largas líneas de palabra verticales y para alimentar las bombas de carga. Al reducir drásticamente el voltaje de paso, las bombas pueden trabajar a niveles más bajos, con topologías menos exigentes y menor disipación térmica, lo que se traduce en mejores márgenes de diseño del controlador y del propio chip de memoria.
Otra ventaja teórica interesante es que la operación ferroeléctrica, al basarse en el cambio de polarización de un material, no depende del almacenamiento de gran cantidad de carga en una región concreta del óxido. Esto reduce el impacto de problemas como las fugas de carga, los defectos de interfaz y la variabilidad asociada al polisilicio, factores que han sido objeto de numerosos estudios de fiabilidad en 3D NAND actuales.
Capacidad por celda: hacia 5 bits y más memoria en menos espacio
Una de las partes más llamativas del trabajo de Samsung es que sus celdas FeFET demuestran hasta 5 bits por celda en configuración planar, con un comportamiento estable aceptable para un prototipo de laboratorio. Esto sitúa la tecnología en la liga de las soluciones de almacenamiento de ultra alta densidad, donde el coste por bit es decisivo para aplicaciones como almacenamiento masivo, servicios cloud y entrenamiento de modelos de IA.
La combinación de una ventana de memoria amplia y un umbral que puede cruzar el cero permite definir múltiples niveles de tensión de forma relativamente separada, lo que es esencial cuando se quiere pasar de 2 a 4 o 5 bits por celda. Estudios previos sobre FeFET laminados y estructuras con ventanas de más de 10 o incluso 16 niveles respaldan la idea de que los dispositivos basados en hafnia ferroeléctrica pueden ir mucho más allá del típico TLC o QLC de la NAND comercial.
Ahora bien, el artículo reconoce sin tapujos que la resistencia en ciclos de programación/borrado a estos niveles extremos aún es modesta. En modo con 5 bits por celda, el número de ciclos sostenibles cae a unos pocos cientos, mientras que en configuraciones cercanas a QLC (4 bits) se llega aproximadamente a un millar de ciclos, tanto a temperatura ambiente como a 85 °C. Estos valores están lejos de lo que exigiría un producto comercial generalista, pero son un punto de partida sólido para una tecnología emergente.
La literatura académica reciente, con trabajos que exploran desde apilados ferroelectricos laminados hasta compuertas optimizadas para QLC en estructuras VNAND, confirma que hay margen para ampliar la ventana de memoria y mejorar la fiabilidad mediante ingeniería del stack de puerta, capas intermedias, superredes ferroeléctricas y estrategias de “band engineering”.
En conjunto, el mensaje es claro: los FeFET no solo apuntan a ser más eficientes energéticamente, sino que también ofrecen una ruta para seguir aumentando la densidad por celda sin tener que multiplicar todavía más el número de capas físicas del chip.
Impacto potencial en móviles, portátiles y centros de datos
Si esta tecnología llega a madurar, los primeros beneficiados serían los dispositivos con restricciones de potencia y espacio. En un smartphone, tablet o portátil ultraligero, una memoria NAND que consuma hasta un 96 % menos puede suponer más batería disponible para CPU, GPU o módem, menos calor y la posibilidad de integrar capacidades mayores sin penalizar la autonomía.
En el contexto actual, donde Samsung y otros fabricantes se enfrentan a una demanda enorme de memoria para IA, cualquier reducción sustancial de consumo en la parte de almacenamiento ayuda a contener el gasto energético de los centros de datos. La literatura de organismos como Nature o informes de consultoras como McKinsey llevan años avisando de que los data centers se encaminan a un consumo eléctrico descomunal si no se introducen mejoras radicales en eficiencia en todos los niveles: computación, redes, memoria y almacenamiento.
En granjas de servidores donde hay miles o decenas de miles de SSD funcionando 24/7, una rebaja de varios vatios por unidad se traduce en ahorros masivos en la factura eléctrica y, sobre todo, en refrigeración. Además, una menor generación de calor abre la puerta a densidades de rack más altas y a configuraciones de almacenamiento más agresivas sin disparar la temperatura.
También el mundo del edge computing y los dispositivos para IA en el borde (cámaras inteligentes, gateways industriales, coches conectados, etc.) saldría beneficiado. En esos sistemas, el presupuesto térmico es mínimo y la memoria NAND suele ser uno de los pocos bloques que apenas ha mejorado en eficiencia en los últimos años, comparado con procesadores y GPUs.
Por otro lado, al ser una solución pensada para integrarse en una arquitectura vertical similar a la de la 3D NAND actual, Samsung plantea que la transición podría realizarse sin tirar por la borda toda la infraestructura fab existente, algo esencial si se quiere que la industria vea viable adoptar este cambio a gran escala en los próximos años.
Retos técnicos: fiabilidad, materiales y escalado
Que el potencial sea enorme no significa que el camino esté libre de obstáculos. Los propios investigadores de Samsung señalan que sus FeFET todavía requieren mucho trabajo en resistencia y retención antes de poder considerarse candidatos claros a producción masiva en SSD de consumo o empresariales.
Uno de los grandes desafíos está en garantizar una comportamiento coherente de millones o miles de millones de celdas distribuidas en pilas de cientos de capas. Los materiales ferroeléctricos basados en hafnia (HfO2) son compatibles con procesos CMOS, pero su respuesta depende de detalles finos de composición, espesor, temperatura de procesado y calidad de las interfaces.
Estudios recientes sobre la histeresis, los campos de despolarización y la interacción entre polarización y trampas de carga muestran que el comportamiento real de los FeFET es una mezcla compleja de efectos ferroeléctricos puros y mecanismos de atrapamiento. Trabajos de grupos de investigación de todo el mundo han tenido que desarrollar técnicas específicas de caracterización (como C-V cuasi-estático, medidas Hall combinadas, etc.) para separar qué parte de la ventana de memoria se debe a la polarización y cuál a defectos en el óxido.
A esto se suma la problemática del estrés térmico a largo plazo. El canal de óxido y la capa ferroeléctrica deben resistir años de funcionamiento en condiciones de temperatura que, en el caso de SSD de servidor, pueden oscilar entre entornos cercanos a 0 °C (en operaciones criogénicas o HPC extremos) y más de 80 °C en armarios densamente poblados. Hay estudios que analizan el comportamiento de Hf0.5Zr0.5O2 desde 4 K hasta 400 K, y revelan que la respuesta ferroeléctrica cambia notablemente con la temperatura.
Por último, el escalado geométrico también impone sus reglas: al reducir la longitud de canal y el área de la compuerta, las variaciones locales y la estadística de defectos pesan cada vez más. De ahí que muchos trabajos se centren en ingeniería del stack de puerta (introducción de capas intermedias, superredes, estructuras “MIKFIS” en lugar de MIFIS tradicionales, etc.) para mantener ventanas de memoria anchas y una buena inmunidad a disturbios incluso en celdas muy pequeñas.
FeFET NAND y el contexto del mercado de memoria
Mientras Samsung explora el futuro de la NAND con FeFET en los laboratorios, en el plano comercial está tomando decisiones importantes sobre dónde poner el foco de su producción. La compañía ha comenzado a reducir la fabricación de memoria NAND Flash en algunas de sus plantas para reconvertirlas a producción de memoria DRAM (tipos de memoria en una computadora), mucho más rentable en el contexto actual dominado por la explosión de la IA.
Instalaciones en Corea del Sur como el campus de Pyeongtaek (P1) y el de Hwaseong, que hasta ahora tenían una fuerte orientación a NAND, están migrando progresivamente hacia nodos avanzados de DRAM, como procesos de clase 1c. El motivo es simple: la demanda de DRAM para servidores y centros de datos de IA triplica la capacidad actual, y los márgenes por bit son muy superiores a los de la NAND.
En este escenario, los módulos de memoria DRAM han visto cómo sus precios prácticamente se han duplicado en un periodo muy corto, mientras que la NAND, aun con subidas, sigue siendo relativamente “barata” en comparación. Desde la óptica de Samsung, tiene sentido priorizar una línea de producto con márgenes más jugosos, especialmente cuando la demanda es tan urgente que los clientes corporativos están dispuestos a pagar lo que haga falta.
Para no dejar completamente desatendido el mercado de NAND, parte de la producción que se abandona en Corea se está reubicando en la planta de Xi’an, en China, donde la compañía ya fabrica memoria flash. Aun así, este reequilibrio puede tener consecuencias a medio plazo en forma de escasez, subidas de precios y posibles tensiones de suministro en SSD, smartphones, consolas, portátiles y otros dispositivos que dependen de NAND.
Si otros grandes fabricantes deciden imitar esta estrategia y volcar más capacidad en DRAM, el mercado podría entrar en una fase donde tanto la DRAM como la NAND suben de precio por razones distintas: alta demanda en un caso y menor oferta deliberada en el otro. En ese contexto, innovaciones como FeFET NAND tienen todavía más valor estratégico, porque podrían ofrecer más capacidad y eficiencia con menos silicio y menos consumo, aliviando parte de la presión sobre la infraestructura de memoria.
Investigación de fondo: de la teoría a la NAND ferroelectrica 3D
El trabajo de Samsung no nace de la nada: se apoya en más de una década de investigación en ferroelectricidad en hafnia y en transistores FeFET compatibles con procesos CMOS estándar. Desde estudios fundamentales sobre el comportamiento de HfO2 ferroeléctrico hasta demostraciones de dispositivos integrados en arquitecturas 3D, la comunidad científica ha ido allanando el terreno.
Se han publicado revisiones extensas de dispositivos flash y problemas de materiales y procesos, análisis de fiabilidad en 3D NAND (incluyendo la variabilidad inducida por polisilicio y los efectos de temperatura), y propuestas de controladores de memoria capaces de reducir la latencia de lectura en sistemas de alta velocidad. Paralelamente, se han explorado aplicaciones neuromórficas que aprovechan la naturaleza analógica de ciertos dispositivos de memoria no volátil, incluyendo tanto NAND como FeFET.
Dentro del propio universo FeFET, hay trabajos que han demostrado superlattices ferroeléctricas con mejor linealidad para usos como sinapsis analógicas, dispositivos con ventanas de 12-18 V de memoria, configuraciones con retención superior a 10 años a 85 °C en modo QLC y estrategias de ingeniería de túnel dieléctrico para reforzar la retención sin penalizar la conmutación.
También se han estudiado en detalle cuestiones como el origen de las cargas durante el “reset” de polarización, el acoplamiento entre trampas y polarización, o la interpretación analítica de la ventana de memoria en FeFET, lo que ayuda a diseñar modelos fiables para simuladores de circuitos y para la predicción de vida útil.
Sobre este “suelo” científico, el trabajo de SAIT da un paso más al aterrizar el FeFET directamente en el formato de una NAND comercial: cadenas, wordlines, bombas de carga y todo lo que implica un chip de almacenamiento real, no solo un transistor aislado o una matriz pequeña de prueba.
Así, aunque todavía están lejos de anunciar un SSD FeFET en el catálogo, los resultados publicados sirven como hoja de ruta para futuras generaciones de memoria que busquen ir más allá de las NAND de trampa de carga y de las hojas de ruta de 1.000+ capas que hoy marcan las proyecciones de la industria.
Mirando el conjunto de avances, debates y movimientos de mercado, se dibuja un escenario en el que la memoria FeFET NAND de Samsung podría convertirse en una pieza clave para sostener el crecimiento de la IA, contener el consumo energético de los centros de datos y ofrecer más capacidad en móviles y equipos personales, siempre que se logre cerrar la brecha de fiabilidad y escalar los procesos desde la escala de laboratorio hasta fábricas de miles de obleas al mes.
